上周帮助T12nm A55训练营学员debug一个Calibre LVS问题，小编觉得挺好的一个问题。这个问题之前没有遇到过，今天分享给大家。

数字IC后端先进工艺设计实现之TSMC 12nm 6Track工艺数字IC后端实现重点难点盘点

下图所示为Calibre LVS的报告。从报告中看到当前LVS 只有Instance INCORRECT，即只有17个instance对不上，其他net数量，port数量都是完全对上的。

物理验证LVS报告" />
Calibre LVS Debug案例" />

通过高亮这17个错误，我们发现这里是报SOURCE多出17个instance，而在layout中找不到这些cell。

确实通过dbGet top.insts.name $XRC_CG_HIER_INST504 也获取不到！

于是小编就打开A55 chipfinish后的gate level netlist。发现RC_CG_MOD_504这是一个空module。

既然是chipfinish阶段写出netlist时工具把设计中一些空的module写出来了，我们要么通过控制写netlist的选项，要么在写netlist前删掉这些空module。

通过saveNetlist -help选项似乎没找到有控制不输出空module的选项。于是我们就看看是否有删除空module的命令。

通过在innovus输入 delete很快就能发现的确有这样的命令。

执行deleteEmptyModule后，从terminal上也可以看到的确存在17个空module。这个和我们的Calibre LVS INCORRECT Instance数量是一致的。

删除空module后重新写netlist再跑下LVS就过了。